Device 내에서, 전력소모는 크게 dynamic, static 으로 구분할 수 있다.
dynamic (= switching power), static (= leakage power)
45nm보다 소자가 작아짐에 따라, 전체 전력소모 중, leakage current에 의한 전력소모가 더 많이 차지함을 볼 수 있다.
실제로, 점점 메모리 반도체 소자가 작아짐에 따라 더욱 더 비중 커질 것이다.
( 하지만 90nm나 그 이상 크기의 소자를 설계시, dynamic power를 줄이는 데 더 집중해야 겠지?
ex) 아날로그,RF회로 설계시 )
특별히 CMOS소자 안에서, Power가 어디서 소비되는지 좀 더 구체적으로 알아보자.
P = Pdynamic + Pstatic
P = Pswitching + Pshort-circuit + Pstatic
우선, P switching은, charging/discharging of load cap. 때문에 소비되는 전력이다.
즉, Vin이 0/1 반복할 때, load cap.을 충,방전 시키며 전력이 소비된다.
( activity factor =1, if the signal is a clock
=1/2, if the signal switches once per cycle
dynamic gates : switch either 0 or 2 times per cycle,
=1/10, static gates )
P short-circuit 의 원인은, gate가 상태를 바꿀 때, Vdd~Gnd 간의 즉각적인(instantaneous) short-circuit 연결 때문이다.
Leakage power는 Vdd,Vth,W/L에 관한 함수이다.
Of the following leakage components, sub-threshold leakage is dominant.
( 이중 가장 큰 비율을 차지하는 I2 : subthreshold leakage current )
• I1: Diode reverse bias current
• I2: Sub-threshold current
• I3: Gate-induced drain leakage
• I4: Gate oxide leakage
While dynamic power is dissipated only when switching, leakage power due to leakage current is continuous
아래와 같이 CMOS 동작을 생각해보면, Vdd~Gnd 연결이 안되어서 static power 소모가 없을 것으로 예상된다.
과연그럴까?
그렇기 때문에, static인 상태에서도 위에 표시된 par. diode가 항상 reverse biased 된 상태이기 때문에,
reverse leakage current가 항상 흐른다.
- References
https://semiengineering.com/knowledge_centers/low-power/low-power-design/power-consumption/
https://cs.stackexchange.com/questions/27875/moores-law-and-clock-speed?rq=1
https://www.youtube.com/watch?v=uUzINl0wXio